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Soutenance de thèse de Mlle Mouna TKA

Publié le 12 mai 2016
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Date de l'évènement : Jeudi 02 juin 2016 à 14h00
Salle A042 à l'Esisar,
Pour y accéder, vous pouvez consulter le plan d'accès: cliquez ici

Génération automatique de test pour les contrôleurs logiques programmables synchrones

Résumé :

Ce travail de thèse, effectué dans la cadre du projet FUI Minalogic Bluesky, porte sur le test fonctionnel automatisé d’une classe particulière de contrôleurs logiques programmables (EM4) produite par Crouzet. Ce sont des systèmes synchrones qui sont programmés au moyen d’un environnement de développement intégré (IDE). Les personnes qui utilisent et programment ces contrôleurs ne sont pas nécessairement des programmeurs experts. Le développement des applications logicielles doit être par conséquent simple et intuitif. Cela devrait également être le cas pour les tests. Même si les applications définies par ces utilisateurs ne sont pas nécessairement très critiques, il est important de les tester d’une manière adéquate et efficace. Un simulateur inclus dans l’IDE permet aux programmeurs de tester leurs programmes d’une façon qui reste à ce jour informelle et interactive en entrant manuellement des données de test. En se basant sur des recherches précédentes dans le domaine du test des programmes synchrones, nous proposons un nouveau langage de spécification de test, appelé SPTL (Synchronous Programs Testing Language) qui rend possible d’exprimer simplement des scénarios de test qui peuvent être exécutées à la volée pour générer automatiquement des séquences d’entrée de test. Il permet aussi de décrire l’environnement où évolue le système pour mettre des conditions sur les entrées afin d’arriver à des données de test réalistes et de limiter celles qui sont inutiles. SPTL facilite cette tâche de test en introduisant des notions comme les profils d’utilisation, les groupes et les catégories. Nous avons conçu et développé un prototype, nommé "Testium", qui traduit un programme SPTL en un ensemble de contraintes exploitées par un solveur Prolog qui choisit aléatoirement les entrées de test. La génération de données de test s’appuie ainsi sur des techniques de programmation logique par contraintes. Pour l’évaluer, nous avons expérimenté cette méthode sur des exemples d’applications EM4 typiques et réels. Bien que SPTL ait été évalué sur em4, son utilisation peut être envisagée pour la validation d’autres types de contrôleurs ou systèmes synchrones.

Jury :

·        Yves Le Traon, Professeur, Université du Luxembourg, Rapporteur
Virginie Wiels, Chercheur (HDR), ONERA Toulouse, Rapporteur
Lydie du Bousquet, Professeur, Univ. Grenoble-Alpes, Examinateur
Christophe Deleuze, Maître des Conférences, Grenoble INP, Co-encadrant de thèse  
Ioannis Parissis, Professeur, Grenoble INP, Directeur de thèse
Serge Zaninotti, Ingénieur, Thales, Valence
Vincent List, Innovation and Adv, R&D Manager, InnoVista Sensors Valence, Invité


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mise à jour le 1 juin 2016

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