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Vérification fonctionnelle de descriptions VHDL

La vérification fonctionnelle constitue un goulot d'étranglement dans le flot de conception des circuits intégrés : elle nécessite des temps de calculs et des investissements importants. La plateforme ALIGATOR (cf. figure ci-dessous) permet d'améliorer la qualité de cette vérification, tout en réduisant les temps de simulation.

La vérification fonctionnelle consiste à s'assurer que la description au niveau RTL d'un circuit intégré numérique se comporte exactement comme le circuit a été spécifié. Cette tache n'est pas encore entièrement automatisée, et repose encore sur l'intervention humaine, augmentant à la fois le coût de développement et les risques d'erreurs. A l'heure actuelle, cette vérification prend plus de 70% du temps et du coût de la fabrication d'un système intégré.

Notre travail a conduit au développement de la plateforme ALIGATOR, plateforme logicielle-matérielle, pour l'amélioration des séquences de test. Cette plateforme repose d'une part, sur l'instrumentation du code VHDL (en particulier, sur la création d'un métamutant contenant toutes les fautes à injecter dans le code) et d'autre part sur l'utilisation d'une carte de prototypage à base de composants reprogrammables Xilinx. La qualité des séquences générées et les faibles temps de génération dépassent largement les performances des générateurs automatiques de testbench classiques. De plus, notre approche peut être appliquée à des circuits de très grandes complexités.

Notre approche utilise le test par mutation comme métrique pour évaluer la capacité des stimuli à exercer les fonctionnalités des descriptions à vérifier : on parle alors de "qualification fonctionnelle". La génération des stimuli, reposent sur des heuristiques spécifiques.



ALIGATOR : Algorithme Génétique et Accélération
de la Qualification Fonctionnelle



ALIGATOR : Exemples de Scores de Mutations
obtenus sur les circuits ITC'99

Thèse soutenue en décembre 2008 :
"Sujet de thèse : Accélération matérielle de la vérification fonctionnelle de descriptions VHDL
Doctorant : Youssef Serrestou
Directeur de thèse : C. Robach
Encadrant : V. Beroulle

Contact : Vincent Beroulle

mise à jour le 10 mai 2012

Grenoble INP Institut d'ingénierie Univ. Grenoble Alpes