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Test et validation de SoC AMS

La conception de System-on-Chip AMS&RF (SoC AMS&RF) est en évolution, mais les méthodes de validation de conception et de test de production ne sont encore que peu répandues et mal adaptées à ces systèmes complexes.

Les enjeux sont importants, car les marges faites par les
fabricants de circuits intégrés dépendent directement du "Time to Market" qui peut être grandement amélioré par l'utilisation de nouvelles méthodes de validation de conception. De plus, le coût d'un circuit dépend largement du coût de son test de production. Grâce à notre outils PLASMA, ce coût peut être réduit tout en conservant l'efficacité du test.

La première problématique traitée durant ces travaux de recherche a donc consisté à garantir la qualité de la validation de conception pour des systèmes  hétérogènes AMS&RF. Pour cela, un modèle de faute haut niveau a été défini afin de permettre la modélisation d'erreurs pouvant apparaître lors de la conception. Comme la simulation de SoCs au niveau composant nécessite des temps de simulation importants qui impactent les temps de génération de stimuli, la mise en place d'un modèle de faute haut niveau est particulièrement adaptée à la qualification de SoCs AMS&RF. L'approche ainsi proposée utilise la description comportementale (VHDL-AMS) et a été mise en oeuvre sur un système W-CDMA.

La qualification des stimuli de test est réalisée par comparaison de résultats de simulation de descriptions saines et fautives. L'originalité de l'approche développée réside principalement dans la mise en place d'un modèle de faute paramétrique défini au niveau comportemental. Ainsi, la valeur d'un paramètre fautif est fixée à l'extérieur de ses plages de spécification avec une approche dynamique (cf. figure 1) qui permet alors de déterminer la valeur limite (Plim) à laquelle est détectée la description fautive. Une métrique liée à cette limite de détection permet de qualifier la capacité de chacun des stimuli à détecter une faible variation fautive. Cette métrique est calculée en effectuant le rapport entre le nombre de circuits fautifs détectés et le nombre de circuits fautifs total.

Principe de la plateforme de qualification PLASMA
figure 1 - Principe de la plateforme de qualification PLASMA

La seconde problématique traitée consiste à proposer une méthode de génération automatique de stimuli pour le test de production. L'approche mise en place consiste à réutiliser les stimuli de la validation de conception et de qualifier leur capacité à détecter des défauts physiques modélisés sous la forme de variations paramétriques injectées au niveau composant. La couverture de défauts est ensuite complétée grâce à la génération automatique de stimuli.

Détermination dynamique de la valeur fautive pour valuation des jeux de test

figure 2 - Détermination dynamique de la valeur fautive pour l'évaluation des jeux de test

En collaboration avec ST Microelectronics, la plateforme PLASMA, reposant sur le simulateur de Mentor Graphics ADvance MS RF, a été développé afin de permettre la qualification et la génération automatique de stimuli de test. Des expérimentations réalisées sur un système W-CDMA ont permis de montrer la pertinence de la méthode proposée.

Thèse soutenue :

"Sujet de thèse : Qualification et génération automatique de stimuli pour le test de systèmes sur puces (SoC) analogiques mixtes et RF"

Thèse CIFRE avec STMicroelectronics
Doctorant : Yves Joannon
Directeur de thèse : S. Tedjini
Co-encadrants : C. Robach et V. Beroulle
Date de soutenance :  11 avril 2008

Contact : Vincent Beroulle


mise à jour le 10 mai 2012

Grenoble INP Institut d'ingénierie Univ. Grenoble Alpes