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Méthode de test et conception en vue du test pour les NoCs Asynchrones

Les réseaux sur puce (NoC : Network on Chip) et les architectures GALS (Globalement Asynchrone - Localement Synchrone) sont deux nouveaux paradigmes de communication pour les systèmes sur puce (SoC : System on Chip). Ces  paradigmes ont conduit à la création de réseaux sur puce asynchrones. Cependant, faute de méthodologies et d'outils de test adaptés, le test de production des réseaux sur puce asynchrones constitue un grand défi pour la mise sur le marché de ces  systèmes.

L'objectif de cette thèse est de proposer une nouvelle méthode de test pour les réseaux sur puce asynchrones. Afin de faciliter le test de l'infrastructure du réseau, nous avons tout d'abord proposé une architecture DfT (Design-for-Test) dans laquelle chaque routeur du réseau est entouré d'un wrapper de test asynchrone qui améliore sa contrôlabilité et son observabilité. Cette architecture DfT a été modélisée, implémentée en logique asynchrone QDI (Quasi-Delay Insensitive), et validée avec
un réseau sur puce asynchrone ANOC développée au CEA-LETI. La génération des vecteurs de test a été alors faite en analysant les fonctionnalités et l'implémentation structurelle du routeur et de ses interconnexions. Ensuite, nous avons également introduit une stratégie pour tester un réseau complet. La méthode de test complète développée dans cette thèse permet une couverture de faute de 99,86% pour le réseau ANOC en utilisant un modèle de faute de collage simple.

T H E S E  Xuan-Tu TRAN
préparée au laboratoire CEA-LETI
en collaboration avec le LCIS Grenoble INP
soutenue le 12 février 2008

Direction de thèse : Chantal Robach
Encadrant LCIS : Vincent Beroulle
Encadrant CEA : Jean Durupt, Yvain Thonnart

mise à jour le 2 avril 2012

Grenoble INP Institut d'ingénierie Univ. Grenoble Alpes